任職要求 | 1.精通Verilog和System Verilog語言;
2.熟悉使用VCS,NC-Verilog,modelSim等主流EDA仿真工具;
3.精通芯片設(shè)計流程和UVM驗證方法學(xué),可以使用UVM搭建芯片模塊和系統(tǒng)級驗證平臺;
4.有較強的技術(shù)文檔撰寫能力;
5.熟悉CVS或者SVN版本控制軟件;
6.精通Linux/Unix環(huán)境,熟練掌握Perl(或者Python)和Unix Shell腳本語言;
7.熟悉C/C++語言;
8.具有較強的溝通和學(xué)習(xí)能力,有較強的承受壓力的能力。 |